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芯片IC附近放置的电容是多少?1uF、0.1uF、0.01uF如何选?

2022-7-22 08:46| 发布者: 闪电| 查看: 7| 评论: 0

摘要: 有些读者可能会回答0.1uF,但面试官却又追问:为什么选取0.1uF?而不是0.01uF?或1uF?有什么理论依据吗?想必此时不少读者都会想到,我看别人都是这么画的,官方推荐也是这么干的,如果你是这么回答,那面试官是不会 ...

有些读者可能会回答0.1uF,但面试官却又追问:为什么选取0.1uF?而不是0.01uF?或1uF?有什么理论依据吗?

想必此时不少读者都会想到,我看别人都是这么画的,官方推荐也是这么干的,如果你是这么回答,那面试官是不会满意的。

那该怎么回答才是正确的呢?电路设计的每一个器件可以说是都不是没有根据的随便选型,只是可能到你手里之后,已经经过多方验证,是成型的原理图,参数不需要修改,所以关注的也少。

回归正题,接下来分析分析,上面提到的,为什么是0.1uF电容,而不是1uF、10uF......

数字电路要运行稳定可靠,电源一定要“干净”,并且能量补充一定要及时,也就是滤波去耦一定要好。什么是滤波去耦,简单的说就是在芯片不需要电流的时候存储能量,在需要电流的时候又能及时地补充能量。有读者看到这里会说,这个职责不是DC/DC、LDO的吗?对,在低频的时候它们可以搞定,但高速的数字系统就不一样了。

先来看看电容,电容的作用简单来说就是存储电荷。我们都知道在电源中要加电容滤波,在每个芯片的电源脚放置一个0.1uF的电容去耦。但是,有些板子芯片的电源脚旁边的电容是0.1uF的或者0.01uF的,有什么讲究吗?

要搞懂这个道道就要了解电容的实际特性。理想的电容它只是一个电荷的存储器,即C。而实际制造出来的电容却不是那么简单,分析电源完整性的时候我们常用的电容模型如下图所示。

上图中ESR是电容的串联等效电阻,ESL是电容的串联等效电感,C才是真正的理想电容。ESR和ESL是由电容的制造工艺和材料决定的,没法消除。那这两个东西对电路有什么影响。ESR影响电源的纹波,ESL影响电容的滤波频率特性。

我们知道:

电容的容抗

Zc=1/ωC

电感的感抗

Zl=ωL,ω=2πf

实际电容的复阻抗为:

Z=ESR+j(ωL - 1/ωC)

 =ESR+j2πf L-1/j2πf C

可见,当频率很低的时候是电容起作用,而频率高到一定程度电感的作用就不可忽视了;再高的时候电感就起主导作用了,电容就失去滤波的作用了。所以,高频的时候电容就不是单纯的电容了。

实际电容的滤波曲线如下图所示:

上文说了,电容的等效串联电感是由电容的制造工艺和材料决定的。实际的贴片陶瓷电容,ESL从零点几nH到几个nH不等,封装越小ESL就越小。

从上图中看出,电容的滤波曲线并不是平坦的,它像一个’V’,也就是说有选频特性。有时候我们希望它越平越好(前级的板级滤波),而有时候希望它越尖越好(滤波或陷波)。

影响这个特性的是电容的品质因素Q:

Q=1/ωCESR

ESR越大,Q就越小,曲线就越平坦;反之ESR越小,Q就越大,曲线就越尖。

通常钽电容和铝电解有比较小的ESL,而ESR大,所以钽电容和铝电解具有很宽的有效频率范围,非常适合前级的板级滤波。也就是说,在DC/DC或者LDO的输入级,常常用较大容量的钽电容来滤波。而在靠近芯片的地方放一些10uF和0.1uF的电容来去耦,陶瓷电容有很低的ESR。

具体来说,当我们的芯片IC内部的逻辑门在10-50Mhz范围内执行的时候,芯片内部产生的干扰也在10-50Mhz,(比如51单片机),仔细看上图的曲线,0.1uF电容 (有两种,一种是插件,一种是贴片)的谷底刚好落在了这个范围内,所以能够滤除这个频段的干扰,但是,看清楚,是但是,当频率很高的时候(50-100Mhz),就不是那么回事了,这个时候0.1uF电容个滤波效果就没有0.01uF好了,以此类推,频率再高,选用的滤波电容的量级还要变小,具体怎么参考呢?

参考如下表:

所以,以后不要见到什么都放0.1uF的电容,有些高速系统中这些0.1uF的电容根本就起不了作用。

另外,有兴趣的读者可以再看看麻省理工公开课:电路和电子学

面试完之后,又和面试我的大牛讨论了一下他的模拟电路学习的方法,他说的大概的意思就是:

1.保持一颗好奇心,尽可能的刨根问底,不懂的多在论坛上问一问;

2.多看看拆机视频,看看别人怎么设计的。


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