Verilog模块中常见信号类型-总结

    用寄存器（reg）类型变量生成触发器的例子：

    module　rw2（clk，d，out1，out2）；

    input clk，d；

    output out1，out2；

    reg out1；

    wire out2；

    assign out2 =d　& ~out1；

    always @（posedge clk）

    out1<=d；

    endmodule