Verilog HDL的抽象级别

RTL级（即逻辑描述）-方法1

    module muxtwo（out，a，b，sel）；

    input a，b，sel；

    output out；

    wire out；

    assign out=（sel）?b：a；

    endmodule

    例子：RTL级（即逻辑描述）-方法2

    module muxtwo（out，a，b，sel）；

    input a，b，sel；

    output out；

    reg out；

    always @（sel or a or b）

    if（! sel）　out = a；

    else　　　　out = b；

    endmodule