Verilog HDL的抽象级别

    目前使用比较多的是以下三种抽象级上进行描述：

    行为级：用功能块之间的数据流对系统进行描述，在需要时在函数块之间进行调度赋值。

    RTL级/功能级：用功能块内部或功能块之间的数据流和控制信号描述系统，基于一个已定义的时钟的周期来定义系统模型

    结构级/门级：基本单元（primitive）或低层元件（component）的连接来描述系统以得到更高的精确性，特别是时序方面。在数字电路设计过程中，综合时用特定工艺和低层元件将RTL描述映射到门级网表。

    例1：verilog HDL对两路选择器不同抽象级上的描述

    两路MUX的逻辑描述为：只要信号a或b或sel发生变化，如果sel为0则选择a输出；否则选择b输出。