数字集成电路设计流程

    图上右边部分是数字集成电路设计流程，左边部分是相应流程对应的工具，主要流程如下：

    RTL Coding：RTL级代码编写，以电路图或硬件描述语言的形式形成电路文件；输入的文件经过编译后，可以形成对电路逻辑模型的标准描述；

    Functional simulation：功能仿真，对RTL coding后的电路文件加入输入测试信号，检查输出信号是否满足设计要求；在此没有考虑任何时间关系，只是检测逻辑是否有错；

    Logic synthesis：综合，综合工具把硬件语言描述的电路逻辑按照设计工程师的面积、功耗、延时等约束要求转变为用门级结构描述的模块。

    Netlist：网表，z综合后的一种门级电路描述文件。

    Pre-playout simulation：前仿真，采用综合出的电路结构，对每个逻辑单元添加上对应的时间延迟信息；在此基础上进行仿真，检测电路是否存在逻辑或时序错误；

    Place & Route：电路的布局，定位与布线：对于通过前仿真的电路系统，从全局到局部，进行每个单元的定位以及相关的连线安排。在这步流程中，会对电路进行电路参数提取：根据连线的具体长度和负载程度，提取每一根连线的电阻/电容参数，得到相应的时间延迟信息；

    Post Simulation：后仿真，将提取的连线参数代入到电路中，在此基础上进行仿真，检测电路是否存在逻辑或时序错误。