Verilog HDL的基本语法

 模块（module）是Verilog的基本描述单位，用于描述某个设计的功能或结构及与其他模块通信的外部端口。模块在概念上可等同一个器件就如我们调用通用器件（与门、三态门等）或通用宏单元（计数器、ALU、CPU）等，因此，一个模块可在另一个模块中调用。一个电路设计可由多个模块组合而成，因此一个模块的设计只是一个系统设计中的某个层次设计，模块设计可采用多种建模方式。

    Verilog采用模块（module）来描述电路，module能够表示：

    物理块，如IC或ASIC单元

    逻辑块，如一个CPU设计的ALU部分

    整个系统

    每一个模块的描述从关键词module开始，有一个名称（如SN74LS74，DFF，ALU等等），由关键词endmodule结束。

    下面先介绍一个简单的Verilog HDL程序。

    例[1] 加法器

    module addr（a，b，cin，count，sum）；

    input [2：0] a；

    input [2：0] b；

    input cin；

    output count；

    output [2：0] sum；

    assign {count，sum} = a +b + cin；

    endmodule

    该例描述一个3位加法器，从例子可看出整个模块是以module 开始，endmodule 结束。