Verilog HDL的抽象级别

  Verilog HDL语言本身提供了各种层次抽象的表述，可以用详细程度有很大差别的的多层次模块组合来描述一个电路系统，如图2所示：

    行为级：技术指标和算法的Verilog描述

    RTL级：逻辑功能的Verilog描述

    门级：逻辑结构的Verilog描述

    开关级：具体的晶体管物理器件的描述

    图2　verilog HDL描述电路的抽象级

    目前使用比较多的是以下三种抽象级上进行描述：

    行为级：用功能块之间的数据流对系统进行描述，在需要时在函数块之间进行调度赋值。

    RTL级/功能级：用功能块内部或功能块之间的数据流和控制信号描述系统，基于一个已定义的时钟的周期来定义系统模型

    结构级/门级：基本单元（primitive）或低层元件（component）的连接来描述系统以得到更高的精确性，特别是时序方面。在数字电路设计过程中，综合时用特定工艺和低层元件将RTL描述映射到门级网表。

    例1：verilog HDL对两路选择器不同抽象级上的描述

    两路MUX的逻辑描述为：只要信号a或b或sel发生变化，如果sel为0则选择a输出；否则选择b输出。

    RTL级（即逻辑描述）-方法1

    module muxtwo（out，a，b，sel）；

    input a，b，sel；

    output out；

    wire out；

    assign out=（sel）?b：a；

    endmodule

    例子：RTL级（即逻辑描述）-方法2

    module muxtwo（out，a，b，sel）；

    input a，b，sel；

    output out；

    reg out；

    always @（sel or a or b）

    if（! sel）　out = a；

    else　　　　out = b；

    endmodule

    两路选择器的结构级（即门级）描述

    下面是MUX的门级描述，采用Verilog基本单元（门）描述。

    module twomux（out，a，b，sl）；

    input a，b，sl；

    output out；

    not　　　u1（nsl，sl）；

    and　　　u2（sela，a，nsl）；

    and　　　u3（selb，b，sl）；

    or　　　　u4（out，sela，selb）；

    endmodule

    其门级电路图如下图所示。