硬件描述语言分类与Verilog简介

硬件描述语言目前比较流行的有两种：VHDL和Verilog HDL：

    VHDL

    -比Verilog HDL早几年成为IEEE标准；

    -语法/结构比较严格，因而编写出的模块风格比较清晰；

    -比较适合由较多的设计人员合作完成的特大型项目（一百万门以上）。

    Verilog HDL

    Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。它是目前应用最广泛的一种硬件描述语言。据有关文献报道，目前在美国使用Verilog HDL进行设计的工程师大约有60000人，全美国有200多所大学教授用 Verilog 硬件描述语言的设计方法。在我国台湾地区几乎所有著名大学的电子和计算机工程系都讲授Verilog有关的课程。

    Verilog HDL是在1983年由GDA（GateWay Design Automation）公司的Phil Moorby所创。Phi Moorby后来成为Verilog-XL的主要设计者和Cadence公司的第一个合伙人；在1984～1985年间，Moorby设计出了第一个Verilog-XL的仿真器；1986年，Moorby提出了用于快速门级仿真的XL算法；1990年，Cadence公司收购了GDA公司；1991年，Cadence公司公开发表Verilog语言，成立了OVI（Open Verilog International）组织来负责Verilog HDL语言的发展；1995年制定了Verilog HDL的IEEE标准，即IEEE1364。

    Verilog HDL 的可应用于以下方面：

    ASIC 和FPGA设计师可用它来编写可综合的代码。

    描述系统的结构，做高层次的仿真。

    验证工程师编写各种层次的测试模块，对具体电路设计工程师所设计的模块进行全面细致的验证。

    库模型的设计：可以用于描述ASIC 和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（Macro Cell）。