数字集成电路设计流程

随着电子设计技术的飞速发展，专用集成电路（ASIC）和用户现场可编程门阵列（FPGA）的复杂度越来越高。数字通信、工业自动化控制等领域所用的数字电路及系统其复杂程度也越来越高，特别是需要设计具有实时处理能力的信号处理专用集成电路，并把整个电子系统综合到一个芯片上。设计并验证这样复杂的电路及系统已不再是简单的个人劳动，而需要综合许多专家的经验和知识才能够完成。由于电路制造工艺技术进步非常迅速，电路设计能力赶不上技术的进步。在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，这样就能把系统设计工作分解为逻辑设计（前端）和电路实现（后端）两个互相独立而又相关的部分。由于逻辑设计的相对独立性就可以把专家们设计的各种常用数字逻辑电路和系统部件（如FFT算法、DCT算法部件）建成宏单元（Megcell）或软核（Soft-Core）库供设计者引用，以减少重复劳动，提高工作效率。电路的实现则可借助于综合工具和布局布线工具（与具体工艺技术有关）来自动地完成。

    使用EDA工具进行asic集成电路设计的一般流程如图1所示，如果进行FPGA或者CPLD设计，流程差异不大，也需要进行RTL级代码编写、仿真、综合、布局布线、后仿这些步骤：

    图1　数字集成电路设计流程中对应的工具

    图上右边部分是数字集成电路设计流程，左边部分是相应流程对应的工具，主要流程如下：

    RTL Coding：RTL级代码编写，以电路图或硬件描述语言的形式形成电路文件；输入的文件经过编译后，可以形成对电路逻辑模型的标准描述；

    Functional simulation：功能仿真，对RTL coding后的电路文件加入输入测试信号，检查输出信号是否满足设计要求；在此没有考虑任何时间关系，只是检测逻辑是否有错；

    Logic synthesis：综合，综合工具把硬件语言描述的电路逻辑按照设计工程师的面积、功耗、延时等约束要求转变为用门级结构描述的模块。

    Netlist：网表，z综合后的一种门级电路描述文件。

    Pre-playout simulation：前仿真，采用综合出的电路结构，对每个逻辑单元添加上对应的时间延迟信息；在此基础上进行仿真，检测电路是否存在逻辑或时序错误；

    Place & Route：电路的布局，定位与布线：对于通过前仿真的电路系统，从全局到局部，进行每个单元的定位以及相关的连线安排。在这步流程中，会对电路进行电路参数提取：根据连线的具体长度和负载程度，提取每一根连线的电阻/电容参数，得到相应的时间延迟信息；

    Post Simulation：后仿真，将提取的连线参数代入到电路中，在此基础上进行仿真，检测电路是否存在逻辑或时序错误。